三星将推出先进的 3D AI 芯片封装技术 SAINT 与台积电竞争_三星宣布3nm芯片

11 月 14 日消息:三星电子计划于明年推出一项先进的三维（3D）芯片封装技术，以与代工龙头台积电（TSMC）展开竞争。

总部位于韩国水原市的这家芯片制造商将使用该技术——SAINT（Samsung Advanced Interconnection Technology，三星高级互连技术）——来集成高性能芯片所需的存储器和处理器，包括 AI 芯片，并大幅减小其尺寸。

根据熟悉情况的人士透露，三星计划在 SAINT 品牌下推出三种技术——SAINT S，垂直堆叠 SRAM 存储芯片和 CPU；SAINT D，涉及处理器（如 CPU 和 GPU）和 DRAM 存储器的垂直封装；以及 SAINT L，堆叠应用处理器（APs）。

目前的 2.5D 封装技术在大多数情况下是将不同类型的芯片横向并排组装。

三星的一些新技术，包括 SAINT S，已经通过了验证测试。然而，三星计划在与客户进行进一步测试后，明年推出其商业服务。

封装是半导体制造的最后步骤之一，它将芯片放置在保护壳中以防腐蚀，并提供接口以组合和连接已制造的芯片。

领先的芯片制造商如台积电、三星和英特尔公司正在激烈竞争先进封装技术，该技术集成不同的半导体或垂直连接多个芯片。先进封装技术允许将多个设备合并并作为单一电子设备进行封装。

封装技术可以在不缩小纳米尺寸的情况下通过超精细加工提高半导体性能，这在技术上具有挑战性且需要更多时间。

据咨询公司 Yole Intelligence 预测，全球先进芯片封装市场预计将从 2022 年的 443 亿美元增长到 2027 年的 660 亿美元。在 660 亿美元中，3D 封装预计将占大约四分之一，即 150 亿美元。

台积电：当前 3D 封装领域的领导者

台积电是当前 3D 封装领域的领导者，随着生成式 AI（例如 ChatGPT）等对能够快速处理大量数据的半导体的需求不断增长，这项技术正在迅速增长。

目前行业的主流是 2.5D 封装，它将芯片尽可能地靠近放置以减少数据瓶颈。

全球第一大代工芯片制造商台积电也是全球先进封装市场的领导者，拥有十年历史的 2.5D 封装技术。

台积电正在大量投资测试和升级其 3D 芯片间堆叠技术 SoIC，其客户包括苹果公司和英伟达公司。台积电在 7 月表示，将投资 900 亿新台币（约 29 亿美元）在建立一个新的先进封装工厂。

本月早些时候，联华电子公司（UMC），世界第三大代工厂商，推出了其晶圆对晶圆（W2W）3D IC 项目，以为其客户提供使用硅堆叠技术高效集成存储器和处理器的尖端解决方案。

UMC 表示，其 W2W 3D IC 项目与封装公司如 ASE、Winbond、Faraday 和 Cadence Design Systems 合作，是一项雄心勃勃的计划，旨在利用 3D 芯片集成技术满足边缘 AI 应用的特定需求。

英特尔使用其下一代 3D 芯片封装技术 Foveros 制造先进芯片。

三星的芯片封装路线图

作为世界第二大代工公司，三星自 2021 年推出其 2.5D 封装技术 H-Cube 以来，一直在加速其芯片封装技术的发展。

2.5D 封装技术允许逻辑芯片或高带宽存储器（HBM）堆叠在硅互连器上方，具有较小的尺寸，三星表示。

该韩国公司在 4 月份表示，它正在提供封装一站式服务，处理从芯片生产到封装和测试的整个过程。

三星的新 SAINT 技术旨在提高数据中心和移动 APs 中 AI 芯片的性能，这些 APs 具有设备内 AI 功能，消息人士表示。