通往万亿晶体管芯片 关键技术揭秘「芯片内部是什么晶体管」

作者 | ZeR0

编辑 | 漠影

到2023年，在1颗芯上集成1万亿个晶体管。——这是英特尔最新公布的“小目标”。

什么概念？

英伟达今年推出的最新旗舰通用GPU H100，在814mm²核心面积上集成了800亿个晶体管；英特尔即将推出的数据中心GPU Ponte Vecchio，晶体管数量超过1000亿个……

这意味着实现英特尔立下的flag，需在接下来8年内，将晶体管数从千亿级提升至万亿级。其困难程度之高可想而知。

一度痛失芯片制造冠军宝座的英特尔，如今正对重返巅峰虎视眈眈。英特尔副总裁兼技术开发负责人Ann Kelleher上周透露，英特尔已经准备开始生产4nm芯片，并将在明年下半年转向3nm。

而瞄向更长远的竞争力，仅靠制程工艺的演进已不现实。透过英特尔在先进封装、晶体管微缩、新型材料等方面的最新技术进展，我们可以看到接下来的先进芯片制造之战，已经是一场系统级综合实力的较量。

一、3条创新路径，续命摩尔定律

还记得1946年在美国诞生的世界上第一台电子计算机么？它是一个占地150平方米、重达30吨的庞然大物，耗电量高达150千瓦。

如果计算机发展停滞在那一刻，那么家家户户用电脑上网，无疑犹如天方夜谭。如何大大缩小电子线路的体积、成本并大幅提高可靠性，成为众多科学家着力思考的方向。

划时代的技术变革，发生于1947年12月16日。

这一天，在贝尔实验室，威廉·邵克雷、约翰·巴顿、沃特·布拉顿成功制造出第一个晶体管。这个后来获得诺贝尔物理学奖的伟大发明，奏响了微电子革命的先声，奠定了集成电路诞生的基础。

集成电路将晶体管等各种元件制作封装在一块小小的硅片上，是各种电子设备的“心脏”。伴随着技术演进，一块硅片上的晶体管数从几百万、几亿、几十亿、几百亿发展到如今的千亿级。

而1965年由英特尔联合创始人戈登·摩尔提出的摩尔定律，为理解集成电路如何彻底改变数字世界提供了基础——在维持最低单元成本的前提下，集成电路可集成的晶体管数量每2年增加约1倍，性能也将提升1倍。

尽管重大的挑战接踵而至，半导体行业从未让自己被摩尔定律的节奏压垮，工程师和科学家们尝试了各种基础研究和增量创新“续命”摩尔定律，为更强大的芯片性能扫清障碍。

随着晶体管微缩日渐逼近物理极限，在持续提升性能、降低功耗的道路上，3条创新路径的重要性愈发凸显：

1、光刻、材料与器件架构：引入更先进的High-NA EUV光刻机是显著提高光刻分辨率的下一步；新材料、器件架构创新提供了突破现有计算性能和成本瓶颈的更多可能。

2、设计–技术协同优化（DTCO）：工艺开发工程团队和设计团队合作，巧妙改变晶体管元件的布局，在不更改光刻栅距的情况下实现晶体管的进一步微缩。台积电、英特尔都在技术资料中多次提及这一技术路径对性能提升的贡献。

3、系统–技术协同优化（STCO）：在系统集成层面、die-to-die堆叠方面进行优化创新，通过提供有效的内存带宽、高效的电源传输等，将技术扩展转化为更高的系统性能。

▲系统技术协同优化中的层次结构，设备优化、DTCO、3DIC和STCO之间的区别

英特尔在日前举行的IEDM 2022国际会议上发表了8篇论文，涉及一系列延续摩尔定律的底层创新进展，包括将互连密度提高10倍的3D封装技术、用于晶体管缩放的超薄2D材料、实现更高性能计算的新型能效存储，以及量子计算的进步。

这些技术创新映射了当前先进芯片制造技术发展的一些主流趋势和最新研究水平。

二、下一代3D封装：实现Chiplet无缝集成，互连密度提升10倍

先进封装在功率、性能、面积、成本、上市时间、设计灵活性和可靠性方面预计将发挥越来越大的作用。将多个芯片集成做封装级芯片，有望达到更高的互连密度，同时提高带宽、降低体积和功耗。

传统芯片制造流程垂直分工分明，制造、封装环节对很多材料、制程工艺、工序等的要求都不相同。但新材料和工艺正逐渐模糊封装和芯片制造之间的界限。对此，英特尔提出一个新的名词——准单片芯片（quasi-monolithic chip）。

何为准单片？英特尔把很多原来在封装工厂里做的事情，转移到芯片工厂来做，也就是把很多封装的工艺流程整合到wafer fab中，让后面的封装层级看起来还是像一个单片。封装厂在准单片的基础上再做后续做封装，即准单片芯片的封装技术。

与2021年公布的成果相比，英特尔通过混合键合（hybrid bonding）技术将互连间距从10μm缩小到3μm，密度又提升了10倍。

英特尔研究院副总裁、英特尔中国研究院院长宋继强在近日接受媒体采访时分享说，将3D封装的间距继续缩小，整个制造工艺上用到的材料和对工艺中一些平整度要求都是不一样的。

例如，混合键合技术要求两个芯片铜触脚中间是不用焊锡的，而是直接接触在一起，现在填充的都是无机物，所以在室温条件下做铜触脚时，它和旁边的填充物是平的、凹进去还是凸出来，填充多少效果最好，都需要做很多的研究。

在填充物已对准备连接的芯粒形成包围的条件下，如果要做过孔，一种方式是直接在无机物上过孔形成连接，另外一种方式是在填充物上再叠加一个新的硅基芯粒，再通过硅通孔TSV（在硅层级过孔）方式将它们连接起来。

原来通过TSV方式过孔，将功率输送到3D堆栈底部会导致效率损失，当过孔达到一定的数量或密度时，会产生一些串扰，影响信号完整性，也会出现压降的问题。经试验，英特尔认为，通过TDV绝缘无机填充物过孔的方式，无需增加额外芯粒即可形成过孔连接，能够解决典型硅通孔的功率和信号完整性问题。

在多芯片互连的工艺里，要把材料由原来的很多封装工厂当中的有机材料换成无机材料，换成无机材料后，就可以和封装厂的很多工艺要求兼容，从而在整个wafer fab中把3D封装互连的很多步骤做完。

目前先进封装技术的最好预期与单芯片有约一个数量级的差距。先进封装现在能达到的最好间距是在3μm左右，而实际上在单芯片内部用先进制程做成的很多互连线宽间距在100nm甚至更小。

三、超薄2D材料：超越硅微缩极限，在单芯片集成更多晶体管

不断缩小晶体管的三维尺寸，才能在同样面积下集成更多的晶体管数量。现在晶体管结构已经发展到GAA，英特尔发现源极和漏极之间的间距再缩小会带来较明显的短沟道效应，容易产生漏电问题，且不容易控制其通断。

解决这个问题的一种思路是将通道材料换成非硅的新型材料。学术界在探讨采用二维TMD材料，即过渡金属二硫化物。这种材料形成的结构很薄，大约只有3个原子的厚度，同时电子流动性又很好。为此，英特尔在引入二维TMD作为通道材料做纳米片堆叠方面做了很多研究。

中间的图中，一条黄色的、像片一样的，即是2D通道材料，在外层再做专用栅极氧化物，这是一个做控制的绝缘层，即金属栅极。这就形成了一个包围在薄片外的门（Gate），即环绕栅极。右图展示了可以将好几个纳米片堆叠。

下图中间展示了其结构设计，几条Ribbon扁片通过一个灰色栅极去控制。如果扁片能做得更扁，那么同样三维尺寸可以放更多扁片，就变成了更多晶体管的门。同时如果用新的2D材料，栅极宽度又可以再缩小，更加省电。这是做RibbonFET时使用2D晶体管的好处。

接触面的面积大小与对通道的控制能力密切相关，所以英特尔做了对2D新材料的接触面积以及不同接触模式拓扑结构的分析模型。拓扑结构有从顶层接触和从边缘接触两种，还有一种是既从顶层又从边缘接触，称为混合接触。

在几种不同接触模式下，英特尔评测了它们的控制能力和电流，分析一旦将它导通，电流从什么路径走，电流强度、电压的压降如何。右边图中的二硫化钼（MoS2），即是一种过渡金属硫化物，可以形成薄片状的结构。

在探索能效存储新可能方面，英特尔在去年IEDM期间发表了在300mm硅制程上制造硅基氮化镓的晶体管的研究成果，今年又进一步分享了试验和测试的新成果——比行业标准高近20倍的增益（电阻乘以电荷量）。

它能够在截止频率上最高达到680GHz，更适用于5G基站、多天线阵列的电源管理，以及未来很多电动车需要高速充电、大电流充电的电源器件，这些都为氮化镓晶体管提供了发挥作用的广阔市场。同时，英特尔又可以让它在硅基上做这件事情，和目前英特尔300mm晶圆生产流程较为兼容，从而达到较好的生产工艺导入。

结语：先进制程和先进封装齐头并进

宋继强说，到2030年在单个设备集成上万亿级晶体管，这不是给英特尔一家设的愿景，而就像摩尔定律一样，是给产业设一个旗帜。

英特尔提出系统级代工（systems foundry）模式，是希望将原来做先进制程的经验，如对材料、制程工艺的理解，进一步延伸至封装领域。先进制程和先进封装需齐头并进，既要通过更好的晶体管设计，让芯片更小、更低功耗、容纳更多的晶体管，又能将不同工艺节点、不同厂家的芯片能够封装在一起，进一步提高系统集成度。

先进制程、先进封装、芯粒、软件工具等技术的演进，不是仅靠英特尔一家公司，而是需要更多半导体生态伙伴协同来促成标准化，实现互联互通。在开放的芯片生态系统中，标准化对于缩短新封装技术的上市时间至关重要，这需要全行业的共同努力。